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세계 최대 반도체 파운드리(위탁생산) 업체 대만 TSMC가 미국 반도체 회사 인텔의 EMIB와 유사한 패키징 기술 개발에 나선 것으로 알려졌습니다.



3일 연합보와 자유시보 등 대만 언론은 소식통을 인용해 TSMC가 첨단 반도체 패키징 기술인 '칩 온 웨이퍼 온 서브스트레이트'(CoWoS) 생산 부족으로 인한 고객사의 주문 이탈 가능성을 차단하기 위해 나섰다면서 이같이 보도했습니다.

EMIB는 인텔이 개발한 첨단 패키징 기술인데, TSMC의 CoWoS 등과 함께 대표적인 2.5D 패키징 기술로, 인공지능(AI) 반도체와 고성능 컴퓨팅(HPC) 분야의 핵심 기술로 자리매김했습니다.

해당 소식통은 TSMC가 첨단 패키징 우위 확보를 위한 프로젝트를 가동해 대만 과학기술 기업 킨서스(KINSUS)와 함께 '유사 EMIB' 패키징 기술 개발에 착수했다고 밝혔습니다.

그는 징숴가 TSMC의 새로운 첨단 패키징 아키텍처를 연구·개발(R&D) 단계에서 양산이 가능한 단계로 향상을 목표로 지원하고 있다고 설명했습니다.



이어 TSMC가 '유사 EMIB' 개발에 성공한다면 첨단 패키징에서 선도적 지위를 공고히 하는 동시에 주요 고객사 엔비디아, 구글 등 세계적인 빅테크 기업의 인텔로의 고객 이탈 가능성을 낮출 수 있을 것으로 내다봤습니다.

그러면서 TSMC의 소형화한 CoWoS-L의 생산 주문이 2027년까지 완료돼 리드타임(Lead Time·발주부터 제품 인도까지 걸리는 시간)이 최대 78주로 늘어남에 따라 인텔의 추격을 따돌리기 위한 새로운 접근법이 필요한 상태라고 지적했습니다.

다른 소식통은 인텔의 EMIB-T 수율(완성품 중 양품 비율)이 90%에 근접했으며 원가가 TSMC의 CoWoS보다 50% 낮다면서 유일한 문제는 기판의 수율이 약 50%에 그친다는 점이라고 전했습니다.

TSMC의 CoWoS는 그래픽처리장치(GPU)와 고대역폭메모리(HBM) 칩을 하나의 기판 위에 쌓아 처리 능력을 높이는 동시에 공간을 절약하고 전력 소비를 줄이는 첨단 패키징 공정입니다.

이에 반해 인텔의 EMIB는 CoWoS와 달리 실리콘 브리지를 패키징 기판에 직접 내장하여 반도체 칩 위에 전기적 연결을 위한 금속 와이어와 절연층을 형성하는 RDL(Redistribution Layer·재배선)을 생략해 복잡한 공정의 감소를 통한 비용과 공간 부담을 줄였습니다.

앞서 TSMC는 지난달 중순 올해 2분기 법인실적설명회에서 첨단 공정용 AI 칩에 대한 수요가 매우 강하며, 주요 고객과 클라우드 서비스 제공업체의 수요가 계속 증가하고 있으며, 2029년부터 2030년까지 이미 수주 가시성이 확보됐다고 밝혔습니다.